Kiinassa panostetaan kovaa kohti omavaraisuutta tietotekniikan saralla. Maassa on viime vuosina julkaistu niin kotikutoisia prosessoreita kuin näytönohjaimiakin ja nyt vuorossa on järeä laskentapiiri HPC-kentälle.

Kiinalainen Birentech on julkaissut Biren BR100- ja BR104-laskentapiirit HPC-markkinoille. Käytännössä kyse on kuitenkin saatavilla olevien tietojen perusteella yhdestä sirusta, joita on toisessa malleista yksi ja toisessa kaksi samaan paketointiin tiiviisti integroituna. Sirujen pohjana on yhtiön oma arkkitehtuuri ja BR100:n tapauksessa siruissa on yhteensä jopa 77 miljardia transistoria. Se tukee myös moderneja yhteyksiä, eli PCI Express 5.0:aa ja CXL:ää.

Kahteen GPU-siruun perustuvalle BR100-laskentapiirille annetaan suorituskykylukemiksi 256 TFLOPSia FP32-tarkkuudella, 512 TFLOPSia TF32+-tarkkuudella, 1024 TFLOPSia BF16-tarkkuudella ja lopulta 2048 TOPSia INT8-tarkkuudella. Raa’an numeronmurskauskyvyn tukena on yhteensä yli 300 Mt välimuisteja ja sirujen rinnalla on 64 Gt HBM2E-muistia kahdessa pinossa, yksi per GPU-siru. HBM2E-muisteihin on kaistaa yhteensä 2,3 teratavua sekunnissa. Ainakin allekirjoittaneelle jää epäselväksi mitä 64-kanavainen pakkaus ja 512-kanavainen purku tarkoittavat piirin yhteydessä. BR104:n luvut ovat kirjaimellisesti puolet edellä mainituista kaikilta osiltaan.

Koko kuviossa on kuitenkin yksi merkittävä ongelma: Ne on valmistettu TSMC:n 7 nanometrin valmistusprosessilla 2,5D CoWoS-paketointia (Chip-on-Wafer-on-Substrate) hyödyntäen, eikä TSMC nykyisten pakotteiden ja kasvavien jännitteiden alla valmistuta tai toimita piirejä Kiinaan. Maan oman piirituotantoylpeyden SMIC:n 7 nanometrin prosessi on jo tuotannossa, mutta tällä hetkellä ei ole tiedossa onko sillä esimerkiksi käytössään CoWoSia vastaavaa teknologiaa.

Lähde: WCCFTech