TSMC usko voivansa aloittaa 5 nanometrin riskituotannon jo ensi vuoden ensimmäisellä neljänneksellä.

TSMC isännöi alkukuusta nimeään kantavaa TSMC Technology Symposium -tapahtumaa, jossa esiteltiin muun muassa eilen uutisoitu ensimmäinen toimiva DDR5-muisti. TSMC esitteli tapahtumassa luonnollisesti myös omia uusia teknologioitaan ja tulevaisuuden suunnitelmiaan.

WoW- eli Wafer on Wafer -paketointiteknologia on TSMC:n uusi 3D-piirien valmistustekniikka, jossa kaksi piikiekkoa yhdistetään toisiinsa jo valmistusvaiheessa. Lopullisessa paketoinnissa alempana olevaan piisiruun tehdään TSV- eli Through-Silicon Via -läpiviennit, jotka mahdollistavat ylemmäksi jääneen sirun kommunikaation paketoinnin kanssa. WoW:n keskeisimmät ongelmat itse valmistusteknisten haasteiden lisäksi on se fakta, että valmistustekniikan myötä piikiekkopinoista tulee väkisin piirejä, joista vain toinen siruista on toimintakykyinen. Lisäksi kummankin kerroksen piirien on oltava saman kokoisia, tai pienempään piiriin on jätettävä tyhjää hukkatilaksi.

WoW-teknologian kerrotaan olevan yhteensopiva yhtiön muiden 3D-paketointiteknologioiden kanssa, jolloin sillä voitaisiin valmistuttaa esimerkiksi CoWoS-tekniikalla (Chip on Wafer on Substrate) MCM-piirejä, joissa on kaksi kaksikerroksista piisirua yhteisen interposerin päällä.

Cadence ja TSMC ilmoittivat lisäksi tapahtumassa tekevänsä yhteistyötä 7nm+- ja 5nm-valmistusprosessien korkean suorituskyvyn piireille tarkoitettujen HPC-versioiden parissa. TSMC:n mukaan yhtiö uskoo kykenevänsä aloittamaan 5 nanometrin valmistusprosessin riskituotannon vuoden 2019 ensimmäisellä neljänneksellä.

Lähde: Cadence Breakfast Bytes

This site uses XenWord.